下面是一個基本的verilog咖啡機(jī)代碼：

module coffee_machine(clk， rst， start， sugar， milk， coffee);

input clk， rst， start， sugar， milk; output coffee;

// 聲明內(nèi)部信號 reg [1:0] state; reg coffee_just_made;

// 定義機(jī)器狀態(tài) parameter WAIT = 2'b00; parameter GRIND = 2'b01; parameter BREW = 2'b10;

always @(posedge clk) begin if (rst) begin // 復(fù)位狀態(tài) state <= WAIT; end else begin case (state) WAIT: begin // 等待開始 if (start) begin state <= GRIND; end end GRIND: begin // 制作咖啡粉 state <= BREW; end BREW: begin // 開始煮咖啡 if (coffee_just_made) begin state <= WAIT; end end endcase end end

always @(*) begin case (state) WAIT: begin coffee_just_made <= 0; end GRIND: begin coffee_just_made <= 0; end BREW: begin // 制作咖啡 coffee_just_made <= 1; end endcase end

// 控制牛奶和糖的數(shù)量 assign coffee = coffee_just_made & sugar & milk;

endmodule

以上代碼描述了一個簡單的咖啡機(jī)，并使用reg，parameter和always語句來實(shí)現(xiàn)狀態(tài)機(jī)。該代碼中定義了三個狀態(tài)：等待狀態(tài)，研磨狀態(tài)和釀造狀態(tài)，用以控制咖啡機(jī)協(xié)同工作。在每個狀態(tài)中，使用if語句和case語句來確定咖啡機(jī)下一步的狀態(tài)和輸出。將milk和sugar綁定到coffee變量，實(shí)現(xiàn)對咖啡的控制。